Veuillez utiliser cette adresse pour citer ce document :
http://dspace.univ-bouira.dz:8080/jspui/handle/123456789/9428| Titre: | A probabilistic and timed verification approach of SysML state machine diagram |
| Auteur(s): | Bennouar, Djamal |
| Date de publication: | 28-avr-2015 |
| Editeur: | Université Akli Mouhand Oulhadj-Bouira |
| URI/URL: | http://dspace.univ-bouira.dz:8080/jspui/handle/123456789/9428 |
| Collection(s) : | Articles |
Fichier(s) constituant ce document :
| Fichier | Description | Taille | Format | |
|---|---|---|---|---|
| 07245001.pdf | 2,76 MB | Adobe PDF | Voir/Ouvrir |
Tous les documents dans DSpace sont protégés par copyright, avec tous droits réservés.