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| Élément Dublin Core | Valeur | Langue |
|---|---|---|
| dc.contributor.author | Bennouar, Djamal | - |
| dc.date.accessioned | 2020-10-22T08:37:17Z | - |
| dc.date.available | 2020-10-22T08:37:17Z | - |
| dc.date.issued | 2015-04-28 | - |
| dc.identifier.uri | http://dspace.univ-bouira.dz:8080/jspui/handle/123456789/9428 | - |
| dc.language.iso | en | en_US |
| dc.publisher | Université Akli Mouhand Oulhadj-Bouira | en_US |
| dc.title | A probabilistic and timed verification approach of SysML state machine diagram | en_US |
| dc.type | Article | en_US |
| Collection(s) : | Articles | |
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| Fichier | Description | Taille | Format | |
|---|---|---|---|---|
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